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CoWoS(Chip on Wafer on Substrate) 는 TSMC의 패키징 기술이다. 로직 다이(GPU·ASIC)와 HBM 스택을 인터포저 위에 나란히 올리고, 그것을 다시 기판에 붙인다.
투자자가 이 낱말을 알아야 하는 이유는 하나다. HBM을 아무리 많이 만들어도 CoWoS를 통과하지 못하면 가속기가 되지 않는다. CoWoS 캐파가 메모리 3사 HBM 출하량의 실질적 천장이다.
| 종류 | 인터포저 | 특징 |
|---|---|---|
| CoWoS-S | 실리콘 | 고밀도 배선 + 딥 트렌치 캐패시터. 최대 3.3배 레티클(약 2,700mm²) 수용 |
| CoWoS-R | RDL (폴리머+구리) | 최소 4μm 피치. 열팽창 불일치 완충에 유리하나 배선 밀도는 낮다 |
| CoWoS-L | RDL + 국소 실리콘(LSI) | 조밀해야 하는 자리에만 실리콘 조각을 심는 절충. 대형 HPC용, 설계 자유도가 가장 크다 |
TSMC가 2026년 4월 북미 기술 심포지엄에서 공개한 로드맵이다. 여기서 봐야 할 것은 레티클 배수가 아니라 가속기 한 대에 HBM이 몇 개 붙느냐다.
| 시점 | 인터포저 크기 | HBM 스택 |
|---|---|---|
| 2024년 | — | 8스택 (HBM3) |
| 현재 | 5.5 레티클 | — |
| 2027년 | 9.5 레티클 | 12스택 |
| 2028년 | 14 레티클 | 20스택 |
| 2029년 | 14 레티클 초과 | 24스택 |
2029년의 SoW-X는 40 레티클을 목표로 한다. 2024년 대비 컴퓨트 트랜지스터 48배, 메모리 대역폭 34배라는 것이 TSMC의 설명이다.
2027년 이후 항목은 TSMC 발표를 매체(Tom's Hardware)가 상세히 옮긴 것이고, TSMC 보도자료에 직접 적힌 것은 "2028년 14 레티클, HBM 스택 20개"와 "2029년 40 레티클 SoW-X"다.
TSMC는 CoWoS 웨이퍼 캐파를 공식 수치로 밝히지 않는다. 시중에 도는 "월 몇만 장"은 전부 증권사·리서치 추정치다.
TrendForce가 인용한 기관 추정으로는 2026년 말 월 11만 5천~14만 장, 2027년 약 17만 장이고, 증설지는 대만 타이난·자이다. 이 숫자를 쓸 때는 반드시 "추정"이라고 함께 적어야 한다.
패널 레벨 패키징(CoPoS)은 파일럿 라인 단계이고 양산은 2028~2029년으로 거론된다.
이 항목에 각 회사가 언제 들어왔고, 지금 어디까지 왔고, 뭘 하겠다고 공개했는지입니다. 회사가 스스로 낸 자료만 공식으로 싣고, 매체 보도는 따로 표시합니다.
바깥 매체가 쓴 글입니다. 회사 발표가 아니라 더 읽을거리로 둡니다 — 위 업체 트랙의 숫자는 이 기사들이 아니라 회사 공식 자료에서 온 것입니다.